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据集微网消息三星申请半导体存储器件专利，随着摩尔定律逐渐到期三星申请半导体存储器件专利，半导体领域急需进一步的技术创新，以保持行业的驱动力。 作为全球行业顶尖企业，三星、台积电、英特尔都在争夺7nm工艺以下的市场。 作为“异构集成”解决方案之一，3D堆叠技术引起了广泛关注。
随着大规模集成电路的使用，半导体器件已高度集成，以提供优异的性能和较低的制造成本。 然而，半导体器件的集成度直接影响半导体器件的成本。 因此，工业界和学术界一直对高集成度的半导体器件感兴趣。 研究。 对于传统的二维半导体器件来说，集成密度主要由单位存储单元所占据的面积决定。 因此，二维半导体器件的集成密度将受到精细图案形成技术的极大影响。 然而，由于需要相对昂贵的设备来形成精细图案，成本因素直接限制了二维半导体器件集成密度持续提高的可能性。 因此，三维半导体存储器件逐渐被掀起研究热潮，以克服上述问题。 限制。
早在2019年4月26日，三星就提出了一项名为“3D半导体存储器件”的发明专利（申请号：2.6）。 申请人为三星电子有限公司。该专利可提供高可靠性和高集成密度的三维半导体存储器件。
该专利提出的3D半导体存储器件包括：位于水平半导体层上的源极结构，该源极结构包括依次堆叠在水平半导体层上的第一源极导电图案和第二源极导电图案。 电极结构，其包括垂直堆叠于源极结构上的多个电极； 以及贯穿电极结构和源极结构的垂直半导体图案。 垂直半导体图案的侧壁的一部分与源极结构接触。
图1 三维半导体存储单元阵列
该专利提出的三维半导体单元阵列如图1所示，其包括公共源极线CSL、多条位线BL0、BL1和BL2以及设置在公共源极线之间的多个单元串CSTR。 CSL和位线BL0至BL2。 。 每个单元串CSTR可以形成为包括串联连接的多个存储单元MCT（例如，存储单元晶体管）的NAND单元串。 单元串CSTR可以沿着第一方向D1和第二方向D2二维地布置，并且可以沿着从平行于第一方向D1和第二方向D2的平面延伸的第三方向D3延伸。 第一方向D1、第二方向D2和第三方向D3中的每一个可以彼此垂直。 位线BL0至BL2可以在第一方向D1上彼此间隔开并且可以在第二方向D2上延伸。 多个单元串CSTR可以并联连接至位线BL0至BL2中的每一个。 单元串CSTR可以共同连接到公共源极线CSL并且被单独地提供电压以控制整个单元阵列系统。
图2 三维半导体的俯视剖视图
3维半导体存储器件包括外围逻辑结构PS和设置在外围逻辑结构PS上的单元阵列结构CS，其中外围逻辑结构PS包括集成在半导体衬底10上的外围逻辑电路PTR和下绝缘覆盖物。外围逻辑电路PTR。 层50。半导体衬底10可以由诸如硅锗等的晶体半导体材料形成，并且每个有源区可以通过将载流子杂质掺杂到半导体衬底10中来形成。 外围逻辑电路PTR可以包括行和列解码器、页缓冲器和/或控制电路。 具体地，外围逻辑电路PTR可以包括半导体基板10上的外围栅极绝缘层21、外围栅极绝缘层21上的外围栅电极23以及设置在外围栅电极23源极/漏极两侧的有源区。地区 25 中。 外围电路互连线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。 例如，外围接触插塞31和外围电路互连线33可以连接到NMOS和PMOS晶体管。 单元阵列结构CS可以设置在下绝缘层50上。 单元阵列结构CS可以包括水平半导体层100、源极结构SC、电极结构ST、垂直半导体图案VS和数据存储图案DSP。 例如，图1所示的单元串CSTR。 图1所示的单元串CSTR可以集成在水平半导体层100上。电极结构ST、垂直半导体图案VS和数据存储图案DSP可以构成图1所示的单元串CSTR。 1.
以上就是三星的三维半导体堆叠技术。 除了三星之外，台积电、英特尔、高通等公司也一直致力于在半导体领域开展工艺竞争。 2020年及以后，这项技术肯定会对现有的半导体产业格局产生影响。 （校对/霍莉）
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